Das ANDANTE-Projekt, gefördert vom Deutschen Bundesministerium für Bildung und Forschung unter der Fördernummer 16MEE0112S, lief von Juli 2020 bis November 2023 und wurde von der Ferroelectric Memory GmbH (FMC) geleitet. Die Rolle von FMC konzentrierte sich auf die Entwicklung und Charakterisierung von nichtflüchtigem Speicher, der auf ferroelectrischen Feld-Effekt-Tranchen (FeFETs) basiert, sowie auf die Erstellung eines Physical Design Kits (PDK), das die FeFET-Technologie in die Cadence Virtuoso-Designumgebung integriert. Das Projekt war in zwei Hauptarbeitspakete gegliedert. Im Arbeits­paket 2 charakterisierte die FMC FeFET‑Speichereinheiten und -Arrays, maß die Verteilungen der Schwellen­spannungen, die Lesestromstatistiken und die Ausdauer, und stellte das PDK bereit, das Transistorsymbole, Parameter‑Callback‑Funktionen und programmierbare Layout‑Zellen (PCells) enthält. Im Arbeits­paket 3 entwarf die FMC ein Speicher‑Makro, das sowohl als Code‑ und Datenspeicher als auch als Beschleuniger für konvolutionale neuronale Netzwerke (CNNs) dient. Das Makro kombiniert ein analoges Front‑End mit einem digitalen Controller; der digitale Teil war zunächst für einen Tape‑Out vorgesehen, wurde aber stattdessen auf einer FPGA‑Plattform implementiert. Das FPGA‑Design liest Daten von einer bestehenden FeFET‑Testschaltung, die von FMC gefertigt wurde, verarbeitet sie und leitet die Ergebnisse an eine PC‑Kamera weiter, wodurch die Echtzeit-Bildverarbeitungs­fähigkeit für Edge‑AI‑Anwendungen demonstriert wird. Leistungs­messungen der FeFET‑Zellen zeigten Bit‑Fehlerraten unter 10⁻⁵ in 131‑kbit‑Sektoren, Ausdauer zwischen 10 000 und 100 000 Schreibzyklen und eine Daten­aufbewahrung von über 24 Stunden bei 200 °C. Frühere Tests derselben Technologie meldeten mehr als 100 Millionen Schreibzyklen und 24‑Stunden‑Aufbewahrung bei 200 °C, was die Eignung des 28‑nm‑Bulk-Prozesses von GlobalFoundries bestätigt. Die nahtlose Integration des PDKs in Cadence Virtuoso ermöglichte automatische Designregelnprüfungen und erleichterte die schnelle Prototypenherstellung des Makros. Die FPGA‑Implementierung erforderte das Portieren der digitalen Hardwarebeschreibung, die Entwicklung einer kundenspezifischen Leiterplatte (PCB) und umfangreiche Verifikationen, die den geplanten Silizium‑Tape‑Out ersetzten. Die Kooperation involvierte zudem GlobalFoundries als Fertigungs­partner und Cadence als EDA‑Werkzeuganbieter, während die Projektziele mit dem übergeordneten ANDANTE‑Ziel übereinstimmten, AI‑gestützte Elektronik und Edge‑Computing‑Technologien zu erforschen. Insgesamt lieferte das Projekt ein funktionierendes, FeFET‑basiertes Speicher‑Makro mit eingebautem CNN‑Beschleuniger, das durch Echtzeit‑FPGA‑Tests validiert wurde, und etablierte einen robusten Design‑Fluss durch das neu geschaffene PDK, wodurch die Machbarkeit der FeFET‑Technologie für zukünftige, AI‑zentrierte eingebettete Systeme vorangetrieben wurde.